1) floating-point multiplier
浮点乘法器
1.
Research on 32 Bit High-Speed Floating-Point Multiplier Design;
32位高速浮点乘法器设计技术研究
2.
A high-speed floating-point multiplier is presented in this paper.
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。
3.
Multiple-input floating-point multiplier is usually composed of several double-input floating-point multipliers,and it s inevitable to increase logic resource and processing latency,which makes it harder and harder to meet the requirement of high-speed digital signal processing.
传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。
2) floating point multiplier
浮点乘法器
1.
Parameterized IP of floating point multiplier design method based on Verilog HDL is discussed in this paper,and three kinds of parameters are picked out.
为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运算采用基4Booth编码器对部分积压缩,然后采用一种将阵列与树混合的结构,对部分积划分成几个子块并行运算,最后结果用超前进位加法器累加输出。
2.
Using Verilog HDL,a design of 32 b single precision floating point multiplier based on FPGA is presented.
采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。
3) floating-point
[英]['fləutiŋ'pɔint] [美]['flotɪŋ,pɔɪnt]
浮点乘法
1.
Researches are focused on rounding methods for high-speed floating-point multipliers in the paper,and a kind of fast rounding method based on the prediction and selection is presented.
文章针对浮点乘法器中的尾数舍入方法进行了研究,提出了一种基于预测和选择的快速舍入方法。
2.
A double-precision Floating-point multiplier with fast rounding method is presented in the paper.
文章设计了一个基于快速舍入的双精度浮点乘法器。
4) Floating-point Fused Multiply-add
浮点乘加器
1.
Latency Analysis of an Improved Floating-point Fused Multiply-add;
一种改进的浮点乘加器结构的延时分析
2.
Based on the idea of multi-path,this thesis proposes an improved multi-path floating-point fused multiply-add(MAF).
基于多通路的思想,文章提出了一种改进的多通道浮点乘加器结构。
5) single precision floating point multiplier
单精度浮点乘法器
1.
Using VHDL, three methods-iteration、array and Booth algorithm-of single precision floating point multiplier are implemented on a FPGA chip.
采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法。
补充资料：乘法器
乘法器
multiplier
句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移 以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器 图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条