1) floating point subtracter
浮点减法器
2) Floating-point adder/subtracter
浮点加法器/减法器
3) floating-point adder
浮点加法器
1.
An Approach of Design for High-Speed Floating-point Adder;
一种高速浮点加法器的设计实现
2.
Floating-point LMS Algorithm is implemented successfully based on the multi-input structure-efficient floating-point adder presented.
文中根据多输入高效浮点加法器结构在FPGA(现场可编程门阵列)上实现了浮点LMS算法。
4) floating point multiplier
浮点乘法器
1.
Parameterized IP of floating point multiplier design method based on Verilog HDL is discussed in this paper,and three kinds of parameters are picked out.
为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运算采用基4Booth编码器对部分积压缩,然后采用一种将阵列与树混合的结构,对部分积划分成几个子块并行运算,最后结果用超前进位加法器累加输出。
2.
Using Verilog HDL,a design of 32 b single precision floating point multiplier based on FPGA is presented.
采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。
5) Floating-point divider
浮点除法器
6) Floating point adder
浮点加法器
1.
Floating point adder is an important block in IC datapaths Its performance and power consumptions have a great effect on the performance of processors and DSP s In this paper, several architectures for floating point adder are summarized and analyzed A low power triple datapath architecture is described in particular Finally, the practicability of floating point adder architecture has been analyze
浮点加法器是集成电路数据通道中重要的单元 ,它的性能和功耗极大地影响着处理器和数字信号处理器的性能。
补充资料：加权加法器
分子式：
CAS号：
性质：在对某一量值的多组测量中，考虑到每组测量结果的“权”后，计算出这一列测量结果总和的装置称加权加法器。“加权”是对测量值进行变换的一种方法。它的：目的是要突出测量值中的某些部分，抑制测量值中的另一些部分。实现的方法是将测量值中不同组成部分乘以不同的比例因子。
CAS号：
性质：在对某一量值的多组测量中，考虑到每组测量结果的“权”后，计算出这一列测量结果总和的装置称加权加法器。“加权”是对测量值进行变换的一种方法。它的：目的是要突出测量值中的某些部分，抑制测量值中的另一些部分。实现的方法是将测量值中不同组成部分乘以不同的比例因子。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条