1) Barrier heights
效势垒高度
2) equivalent barrier height
等效势垒高度
1.
The conduction process and the equivalent barrier height in ZnO-Bi_2O_3 based varistor ceramics;
ZnO-Bi_2O_3系压敏陶瓷的导电过程与等效势垒高度
3) effective barrier height
有效势垒高度
1.
It was shown that the carriers hopping distance, the effective barrier height and the electric field contribution had heavy effects on recombination efficienc.
复合效率及复合电流由载流子跳跃距离、有机层界面的有效势垒高度及该界面处的电场强度分布所决定 :在双层器件ITO α NPD Alq3 Al中 ,当所加电压小于 19 5V时 ,复合效率随着载流子跳跃距离的增加而增加 ,而大于 19 5V时 ,复合效率随着其距离的增加而减少 ;复合效率随着有机层界面有效势垒高度的增加而增加 ;有机层界面电场强度突变程度增大时 ,复合效率增大 ,但当界面两侧电场强度差值达到 2 4× 10 5V cm时 ,复合效率反而减少 。
4) barrier height
势垒高度
1.
Average-bond-energy method in Schottky barrier height calculation;
Schottky势垒高度理论计算中的平均键能方法
2.
Based on the measurement of the relation between the leakage current I and absolute temperature T in commercial ZnO varistor ceramic samples,the barrier height(activation energy)was estimated in the presence of the expression of field enhanced thermal emission current and was found to be lower than barrier height on the balanced state.
通过测量商用ZnO压敏陶瓷材料的泄漏电流I与绝对温度T,并利用场助热激发电流的表达式计算了势垒高度(活化能),发现它低于平衡状态时的势垒高度。
3.
In order to solve this critical problem,this paper concen- trates on the effects of surface states and interfacial layer on Schottky barrier height(SBH)by means of experiment and theory analysis.
针对硅材料的肖特基势垒二极管(Schottky Barrier Diode,简称SBD)的击穿电压普遍很低,严重影响其实际应用的问题,采用实验与理论分析相结合的方式,着重于表面态、界面层对势垒高度的影响进行研究。
5) Schottky barrier height
肖特基势垒高度
1.
The result shows that Schottky barrier height decreases , ideal factor increases and surface condition of contacts degenerates when annealing temperature increases for unintentional doped GaN.
实验结果表明,在非故意掺杂的样品上,随退火温度的升高,肖特基势垒高度下降,理想因子升高,表面状况逐渐变差,600℃退火形成较低接触电阻的欧姆接触,比接触电阻率为3。
6) barrier height at grain boundaries
晶界势垒高度
1.
Through measuring the barrier height at grain boundaries, it is found that the sharp decrease of ZnO grain size mainly contributes to the significant increase of voltage gradient.
晶界势垒高度揭示,ZnO晶粒尺寸的迅速减小是压敏电位梯度急剧增高的主要原因。
补充资料：pn结势垒（barrierofp-njunction）
pn结势垒（barrierofp-njunction）
pn结的空间电荷区中，存在由n边指向p边的自建电场。因此，自然形成n区高于p区的电势差Vd。相应的电子势能之差即能带的弯曲量qVd称为pn结的势垒高度。pn结的p区和n区的多数载流子运动时必须越过势垒才能到达对方区域，载流子的能量低于势垒高度，就被势垒阻挡而不能前进，这个垫垒叫做pn结势垒。pn结的势垒高度与两边半导体中的杂质浓度及其分布、温度以及半导体材料的禁带宽度Eg有关。除pn结势垒外，还有金属与半导体接触的接触势垒（肖特基势垒）、半导体表面形成的表面势垒等。势垒高度受外加电场的影响，当外加电场削弱势垒区中电场时，势垒降低，载流子容易通过；外加电场加强势垒区的电场时，势垒高度升高，载流子不易通过。利用pn结势垒这一特性可制成整流、检波等多种半导体器件。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条