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1)  Global clock's design
全局时钟设计
2)  global timing clock
全局时钟
例句>>
3)  clock design
时钟设计
1.
PECL signal makes this logic suitable for high-speed ADC clock design.
PECL(正电压射极耦合逻辑)信号作为一种适合高速逻辑互联的电平标准,越来越多地应用在高速A/D转换器的时钟设计中。
2.
This article discusses five different clock design schemes in FPGA design,analyzes the advantages and disadvantages of these different schemes as well as some critical points in their design.
探讨了FPGA设计过程中5个不同的时钟设计方案,对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析,并提出了一些合理建议。
3.
Six clock design measures for the field programmable gate array(FPGA) are described in this paper which preset a credible clock design according to the setup time,hold time and synchronous principle.
对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案。
更多例句>>
4)  one clock design
单时钟设计
5)  global clock network
全局时钟网络
1.
The paper discusses the clock operation solution by phase locked loops(PLLs)and global clock network offered by the programmable logic device based on the SRAM technology.
讨论了基于SRAM技术的可编程逻辑器件提供的PLL和全局时钟网络对时钟操作的解决方案。
6)  Global vector time
全局向量时钟
补充资料：1350mm双流板坯连铸机(重庆钢铁设计研究院设计)


1350mm双流板坯连铸机(重庆钢铁设计研究院设计)


叠 135Omm双流板坯连铸机(重庆钢铁设计研究院设计)
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