2) clock reset
时钟重置
1.
An algorithm for adaptive detection of clock reset based on pattern recognition;
基于模式识别的自适应时钟重置检测算法
2.
,the frequency difference between two clocks,and clock reset which is the abrupt adjustment of clock at end systems.
主机之间的相对时钟频差和时钟重置会给单向时延测量引入不容忽视的误差。
3) clock design
时钟设计
1.
PECL signal makes this logic suitable for high-speed ADC clock design.
PECL(正电压射极耦合逻辑)信号作为一种适合高速逻辑互联的电平标准,越来越多地应用在高速A/D转换器的时钟设计中。
2.
This article discusses five different clock design schemes in FPGA design,analyzes the advantages and disadvantages of these different schemes as well as some critical points in their design.
探讨了FPGA设计过程中5个不同的时钟设计方案,对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析,并提出了一些合理建议。
3.
Six clock design measures for the field programmable gate array(FPGA) are described in this paper which preset a credible clock design according to the setup time,hold time and synchronous principle.
对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案。
5) one clock design
单时钟设计
6) RICC Reset Interrupt Clock Controller
重新设置中断时钟控制器
补充资料：不重置抽样
不重置抽样是从总体中每抽取一个样本单位后，不将其再放回总体内，因而任何单位一经抽出，就不会有再被抽取的可能性。这样，在抽样过程中，总体单位数是逐渐减少的，越抽到后来，留在总体中的单位越少，被抽中的可能性越大。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条