1) clock tree synthesis
时钟树合成
2) Clock Synthesize
时钟合成
3) clock tree synthesis
时钟树综合
1.
To ensure timing requirement on digital integrated circuits,clock tree synthesis is very important on ASIC backend physical layout design.
时钟树综合在芯片设计后端物理设计过程中,对于保证数字集成电路的时序是非常重要的。
2.
Which includes Floorplan and Place, CTS (Clock Tree Synthesis) , as well as Routing and DFM (Design For Manufacturing) methodology and technology.
探讨了芯片物理实现过程中的时钟树综合、版图规划和布局,以及布线和可制造性设计的方法和技术。
3.
18um 1p6m technology under the design ? ow of Synopsys,compared with the old clock tree synthesis method,the power is reduced by 5.
通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统时钟树综合方法,功耗降低了5。
4) Clock Synthesizer
合成时钟源
1.
Design and Realization of a High Frequency Low Noise Clock Synthesizer
一种低噪声高频合成时钟源的设计和实现
5) clock-synthesizer
时钟合成芯片
6) clock tree
时钟树
1.
In designing synchronous digital integrated circuits, the design of clock tree is an important component, which may greatly affect the performance and reliability of the system.
时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响。
2.
This paper proposes a new methodology to design highly-balanced and highly-reliable front-end controllable clock tree,and solves the problem that clock tree has to be designed iteratively until performance and power dissipation requirements are met in back-end flow.
提出一种新的高平衡、高可靠性的前端可控时钟树设计方法,解决时钟树需要在后端工具中多次反复以达到满足性能和功耗要求的问题。
3.
A method is proposed to balance the clock network by inserting diversified buffers in clock trees and the timing violation of the designs is fixed by using useful clock skew.
分析了时钟偏移的产生机理,提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器,以平衡时钟网络,以及如何利用有用的时钟偏移来改善电路的时序。
补充资料：氨合成平衡速率氨平衡合成率
分子式：
CAS号：
性质：又称氨合成平衡速率氨平衡合成率。在不同的催化反应条件下，氨合成反应达到一定程度的化学平衡时氨合成的反应率或合成率。在实际氨合成生产中，不可能达到平衡氨合成率，在工业上设计氨合成塔时，就必须着眼于它的运行能最大限度地接近平衡氨合成率。
CAS号：
性质：又称氨合成平衡速率氨平衡合成率。在不同的催化反应条件下，氨合成反应达到一定程度的化学平衡时氨合成的反应率或合成率。在实际氨合成生产中，不可能达到平衡氨合成率，在工业上设计氨合成塔时，就必须着眼于它的运行能最大限度地接近平衡氨合成率。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条