1) addressable relay device
地址码中继器
2) address decoder
地址译码器
1.
Design of a Novel Structure of Sense Amplifier and Address Decoder Applied in a SRAM;
SRAM中新型结构的灵敏放大器及地址译码器的设计
2.
According to the study of the design of address decoder in microcomputer application system, a simple method of designing an arbitrary address range decoder with programmable logic device (PLD) is put forward.
通过对微机应用系统中地址译码器设计方法的探讨 ,指出了传统 MSI器件的局限性 。
3.
At first,this paper analyces the open defect of CMOS RAM address decoder,it comes out that one type open defect cannot be detected by march test algorithm,and then we give the test method of this type undetectable fault and the design scheme with built in tolerance against hard to detect open defects.
对 CMOS存储器中地址译码器的开路故障进行了分析和分类 ,得出了其中有一类开路故障不能用常用的测试算法可靠的测试出 ,给出了测试该类开路故障的测试方法以及针对该类开路故障的容错性设计方
3) decoder,address
地址解码器
4) address scrambler
地址编码器
5) Network address translator(NAT)
网络地址译码器
6) interface address decoder
接口地址译码器
补充资料：译码器
译码器
decoder
ylmoq!译码器(decoder)将每一个输人代码转换为另一个对应的输出代码，即完成翻译代码工作的组合逻辑电路。它常用在数字显示电路中。 图1是一个2线一4线译码器的逻辑图，AIA。是输人代码，Y3、YZ、Yl、Y。是输出代码。由表1可见，当A:、A。为任一代码时，Y3、YZ、Y卜Y。均给出一个对应的代码。而且，由于每个输出代码中仅有一位是1，因而可以分别用每根线的输出1状态作为一个输人代码的译码输出。 图12线一4线译码器的逻辑图 图1中的S端是附加控制端，S一1时译码器工作，S一。时译码器被禁止工作，每个输出端都停留在逻辑。状态。如果把S作为数据输人端，A:、A0作为地址输人端，则此电路又是一个多路分配器。 表1图i电路的功能表┌───┬──────┐│AIA。 │Y3 YZ YIY。 │├───┼──────┤│00 │0 0 01 │├───┼──────┤│01 │0 0 10 │├───┼──────┤│1O │0 1 00 │├───┼──────┤│11 │1 0 00 │└───┴──────┘ 在有些译码器中，每个输出代码中可能不止一位是1，常见的七段字形译码器就是一例。图2是七段字形译码器的符号，表2是它的功能表。从表2中可以看到，输人代码A3A:AIA。的。。。。一1001状态分别表示十进制数的O一9，输出代码的a、b、e、d、e、f、g分别控制着七段字符显示器(见图3)的一段。例如当A。AZAIA。=o一01(表示十进制的5)时，输出代码abedefg=10一2011，即a、C、d、f、g为1，于是对应的各段被点亮，在显示器上显示出5的字形。
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参考词条