1) all digital phase locked loop
全数字锁相电路
2) all-digitized phase lock loop
全数字锁相环路
1.
Through VHDL hardware description language and increasing state detection of function module in PLL,the detection of working state of PLL(out of lock or lockage)can be realized in the chip of all-digitized phase lock loop realized by FPGA programmable technology.
在采用FPGA可编程技术实现的全数字锁相环路芯片中,通过使用VHDL硬件描述语言增加锁相环状态检测功能模块,能实现对锁相环工作状态(失锁或锁定)的检测。
3) ADPLL
全数字锁相环
1.
Design of An Improved ADPLL Base on FPGA;
基于FPGA的全数字锁相环性能改进的设计
2.
The design of self-sampling PI control all digital phase-locked loop(ADPLL) is implemented on the FPGA chip.
分析了一种基于现场可编程逻辑器件(FPGA)的谐振型逆变器控制电路,在FPGA芯片上实现了自采样比例积分(PI)控制全数字锁相环(ADPLL)的设计。
3.
A mathematical model is developed to derive the related parameters of the ADPLL.
提出了一种特殊的计数器,并基于此建立起新型的、具有极窄带宽的全数字锁相环电路,该电路用于SDH系统中E1支路信号时钟的恢复。
4) all digital phase-locked loop
全数字锁相环
1.
A fast all digital phase-locked loop with automatic modulus control is presented.
提出了一种具有自动变模控制的快速全数字锁相环。
2.
With the flying development of large scale and super high speed integrated circuit, the integration of digital system becomes higher and higher, and the logic speed becomes faster and faster, which makes the application of all digital phase-locked loop in every domain of digital communication, control project and wireless electronics more and more extensive.
随着大规模、超高速集成电路的飞速发展,数字系统的集成度越来越高,运算速度越来越快,这使得全数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。
3.
In this paper,a method that realizes all digital phase-locked loop by Verilog hardware description language is presented.
文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。
5) All-digital phase-locked loop
全数字锁相环
1.
So it is very important to design an all-digital phase-locked loop which is with high performance and compatible with digital circuits.
因此在SoC系统中设计一款高性能的、与数字电路兼容的全数字锁相环至关重要。
2.
This paper proposes a new z-domain model for all-digital phase-locked loop(ADPLL)whose output frequency is inversely proportional to the control word of digital controlled oscillator(DCO).
针对振荡器输出频率随控制字增加而减小的全数字锁相环,在时间域上建立了新的全数字锁相环的Z域模型。
6) DPLL
全数字锁相环
1.
The Design and Realization of a Kind of DPLL Using a N before M Loop Filter;
一种采用N先于M环路滤波器的全数字锁相环路的设计实现
2.
DCO is a key module of DPLL,generally there are two design methods:N devided counter control and increment/decrement counter control.
数控振荡器是全数字锁相环中的关键部件,目前应用较多的是除N计数式数控振荡器和增量/减量计数式数控振荡器,应用于锁相环时,前者做一次分频比调整就能使环路进入锁定状态,捕捉时间短,后者捕捉时间长,却有着前者没有的优势:结构简单、易于集成。
3.
After analyzing the common technologies of the commercial digital phase locked loop (DPLL) and the features of the low frequency signals, this paper proposed an implement method of PLL based on CPLD which is applicable to low frequency signals.
本文在分析商用全数字锁相环的常用技术和低频信号的特点后,提出一种适用于低频信号的基于CPLD的锁相环实现方法。
补充资料：DCME（数字电路倍增设备）
DCME（数字电路倍增设备）
——DCME是英文DigitalCircuitMultiplicationEquipment的缩写，即数字电路倍增设备，也有翻译成数字话路倍增设备的。1998年CCITT的建议G.763中把DCME定义为“允许将一定数量的64kbit／sPCM编码的干线信道集中在更少的传输信道中传输的一类设备。”
——在DCME中主要是通过采用数字话音插空技术（DSI）、自适应差分脉冲编码调制（ADPCM）和可变速率编码技术（VBR）来实现信息的压缩，即采用DSI技术来利用话音的间歇，采用ADPCM来降低话音的编码速率，采用VBR来克服传输中的超载情况（在信道超载时，对话音采用3bit的ADPCM来代替4bit的ADPCM）。
——DCME的优劣用电路倍增增益来表示。DCME的电路倍增增益定义为输入到DCME的输入信道数比上DCME的输出信道数。倍增增益越大，信道利用率越高。但倍增增益也不能太大，否则要影响业务的通信质量。目前，DCME的倍增增益一般在4～5倍左右，个别的据报道可达到10倍以上。
——DCME是英文DigitalCircuitMultiplicationEquipment的缩写，即数字电路倍增设备，也有翻译成数字话路倍增设备的。1998年CCITT的建议G.763中把DCME定义为“允许将一定数量的64kbit／sPCM编码的干线信道集中在更少的传输信道中传输的一类设备。”
——在DCME中主要是通过采用数字话音插空技术（DSI）、自适应差分脉冲编码调制（ADPCM）和可变速率编码技术（VBR）来实现信息的压缩，即采用DSI技术来利用话音的间歇，采用ADPCM来降低话音的编码速率，采用VBR来克服传输中的超载情况（在信道超载时，对话音采用3bit的ADPCM来代替4bit的ADPCM）。
——DCME的优劣用电路倍增增益来表示。DCME的电路倍增增益定义为输入到DCME的输入信道数比上DCME的输出信道数。倍增增益越大，信道利用率越高。但倍增增益也不能太大，否则要影响业务的通信质量。目前，DCME的倍增增益一般在4～5倍左右，个别的据报道可达到10倍以上。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条