2) VDSM MOSFET device reliability
超深亚微米MOSFET可靠性
3) deep sub-micron
深亚微米
1.
A novel bus coding scheme for low power in deep sub-micron technologies;
一种深亚微米工艺下的总线低功耗编码方案
2.
With the advent of the era of deep sub-micron IC, the feature size on the IC chip is shrunk to nanometers.
伴随着深亚微米集成电路时代的来临,芯片的特征尺寸已经缩小到纳米尺度。
4) deep submicron
深亚微米
1.
Analyzing short channel effects in deep submicron MOSFET s using variational method;
深亚微米MOSFET短沟效应的变分法分析
2.
The deep submicron technology presents lots of new challenges to the physical design of VLSI and new techniques are needed in the back-end design flow.
深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模电路,在后端设计流程上要有新的方法。
3.
With development of the VLSI circuits towards the deep submicron and the ever-increasing density of integrated circuits,interconnection delay becomes a limiting factor for increasing device speed.
随着VLSI向深亚微米发展、集成电路密度不断提高,互连延迟成了加快器件速度的一个限制因素,由于互连延迟是由金属连线间的电阻及电容所产生的,因此萃取寄生参数的工作更显重要。
5) deep-submicron
深亚微米
1.
PAE (Process Antenna Effect) is a key point in deep-submicron VLSI design due to its negative influence.
深亚微米超大规模集成电路(VLSI)中金属互连线的天线效应(PAE)将会严重影响芯片物理设计的结果,甚至造成设计的失败。
2.
18 μm CMOS low power Sigma-Delta ADC modulator,a new deep-submicron mixed-signal system design method is presented in this paper.
18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法,在电路级的验证中,提出了从宏模型验证到晶体管级细电路验证这样一种新颖的设计方案,其中所提出的宏模型以6。
3.
This paper presents the causes of crosstalk in deep-submicron integrated circuit design and its impact on signal integrity, and discusses the analysis and solution of this problem.
本文介绍了深亚微米集成电路设计中串扰的成因及其对信号完整性的影响,论述了串扰分析和设计解决的一般方法,对于实际设计具有一定的理论指导意义和应用参考价值。
6) DSM
深亚微米
1.
Static-Noise Margin Analysis on DSM SRAM Cell;
深亚微米SRAM存储单元静态噪声容限研究
2.
As the scale of integrated circuit enlarges and the speed increases, the back-end design in Deep Submicron (DSM) Technology has experienced a rapid development.
本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。
3.
In this paper the existing technology status of SoC and FPGA is presented in DSM.
文章论述当前深亚微米工艺条件下SoC、FPGA技术发展现状。
补充资料：高压功率MOSFET门极驱动电路
高压功率MOSFET门极驱动电路
high voltage power MOSFET gate driver
gooyo gongl口MOSFET men}{目udongd一on{日高压功率MOSFE丁门极驱动电路(highvoltage Power MOSFET gate driver)用来开关高压电路中功率MOSFET的门极控制电路，又称高压浮动MOS门极驱动器。 对门极驱动电路的要求 (1)功率MOSFET位于高电位主电路中，而驱动电路位于低电位，因此一般需要电气隔离。、 (2)驱动门极的控制信号幅值应满足10~15V。由子功率MOSFET的门极与源极之间存在极间电容，故门极驱动必须提供该极间电容充放电所需的功率。(3)应具有一定的保护功能。 驱动电路的隔离方法 (l)光隔离:采用光祸合器，电路中每个功率MOSFET需要一个隔离电源，电路复杂，价格较贵，体积大，但开关很快，信号传播延时小。 (2)磁隔离:采用脉冲变压器，电路简单，费用可行，但对占空比很宽的脉冲信号进行祸合需要复杂的技术，信号频率较低时，变压器尺寸显著增加，寄生参数将会使快速开关波形畸变。 驱动电路技术发展很快，现已生产多种驱动IC芯片。进入90年代以来，一种高性能的新型高压浮动MOS门极驱动器IC芯片投人使用，使得MOS功率器件的门极驱动更加完善和易于实现。新型组件能直接驱动低电位开关，而且因具有悬浮输出，故又能直接驱动高电位开关。例如IR213o组件为六输出门极驱动器，在三相逆变电路中，用一片组件，一个千15V直流电源就可同时驱动六个功率MOSFET，使电路大为简化。它还具有以下性能:输出电阻值较小，门极极间电容可快速充放电，提高了功率器件开关速度，开关损耗低;在高频及最高允许工作电压下内部损耗较小。门极欠压、过压或负载电流超过预定峰值时，门极信号钳位于低电平，以保护功率开关器件。 绝缘栅双极型晶体管(I GBT)也属于门极电压驱动的功率器件，故上述的门极控制电路也适用于高电位的IGBT。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条