1) multipilerless IDCT
无乘法器IDCT
2) multiplier-free structure
无乘法器结构
3) Multiplierless
无乘法
1.
Multiplierless Fast DCT Algorithm Based on Look-up-table;
基于查表的无乘法DCT快速算法
2.
A novel algorithm to perform Discrete Fourier Transform(DFT) multiplierlessly was proposed.
提出了一种无乘法实现离散傅立叶变换(DFT)的新算法:通过模运算和泰勒展开,把DFT的计算转化为离散矩和常系数乘积的形式;然后,通过在二进制系统中进行比特运算和移位运算,把浮点乘积转化为定点的整数加法。
4) paired multiplier
乘二乘法器
5) multiplying unit
乘法器，乘法部件
6) Multiplier
[英]['mʌltɪplaɪə(r)] [美]['mʌltə'plaɪɚ]
乘法器
1.
A method of harmonics measurement based on the multiplier;
基于乘法器的谐波测量方法
2.
Algorithm and circuit design for secondary Booth encoded multiplier;
二次Booth编码的大数乘法器设计
3.
A new algorithm for design of the Booth-based multiplier unit;
一种新的Booth乘法器设计方法
补充资料：乘法器
乘法器
multiplier
句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移 以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器 图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。
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参考词条