Booth乘法器,Booth Multiplier,音标,读音,翻译,英文例句,英语词典

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1) Booth Multiplier 点击朗读

Booth乘法器

An effective builtin selftest(BIST) scheme for 24bit BOOTH multiplier core is presented in this paper This generic BIST scheme does not require modifications in the design for testability(DFT) of the multiplier structure,and a fault testable coverage higher than 95% is achievable The method can also be applied to DFT of any other embedded cores

　针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。

2) Wallace-booth multiplier 点击朗读

wallace-booth乘法器

It utilizes a high-speed Wallace-booth multiplier to improve the circuit operation speed. 点击朗读

采用了快速的wallace-booth乘法器提高电路的计算速度。

3) 2's complement multiplier 点击朗读

补码分段Booth乘法器

4) Booth recoder 点击朗读

Booth编码器

5) Booth algorithm 点击朗读

Booth算法

Taking advantages of the merits of redundant Booth encoding and modified Booth encoding,the novel Radix16 Booth algorithm of the structure can simply and quickly generate complicated multiples.

该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数。

In order to improve performance of multiplier,this paper adopts modified Booth algorithm to generate partial product,proposes the leapfrog Wallace tree architecture to compress partial product,and introduces the modified LING adder to compute the final sum of the result of Wallace tree.

采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。

Using distributed algorithm,Booth algorithm,Wallace tree and carry-look-ahead adder,carry-select adder,as well as pipelining technology,a high speed FIR digital filter design based on FPGA is presented.

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。

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6) redundant Booth algorithm 点击朗读

冗余Booth算法

补充资料：乘法器

乘法器
multiplier

句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。

说明：补充资料仅用于学习参考，请勿用于其它任何用途。

参考词条

乘二乘法器乘法器，乘法部件乘法器 Gilbert乘法器模乘法器 LSD乘法器 β乘法器乘/除法器电乘法器

Booth编码算法改进Booth算法高基Booth算法

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	您的位置：首页 -> 词典 -> Booth乘法器 1) Booth Multiplier Booth乘法器 1. An effective builtin selftest(BIST) scheme for 24bit BOOTH multiplier core is presented in this paper This generic BIST scheme does not require modifications in the design for testability(DFT) of the multiplier structure,and a fault testable coverage higher than 95% is achievable The method can also be applied to DFT of any other embedded cores 　针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。 2) Wallace-booth multiplier wallace-booth乘法器 1. It utilizes a high-speed Wallace-booth multiplier to improve the circuit operation speed. 采用了快速的wallace-booth乘法器提高电路的计算速度。 3) 2's complement multiplier 补码分段Booth乘法器 4) Booth recoder Booth编码器 5) Booth algorithm Booth算法 1. Taking advantages of the merits of redundant Booth encoding and modified Booth encoding,the novel Radix16 Booth algorithm of the structure can simply and quickly generate complicated multiples. 该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数。 2. In order to improve performance of multiplier,this paper adopts modified Booth algorithm to generate partial product,proposes the leapfrog Wallace tree architecture to compress partial product,and introduces the modified LING adder to compute the final sum of the result of Wallace tree. 采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。 3. Using distributed algorithm,Booth algorithm,Wallace tree and carry-look-ahead adder,carry-select adder,as well as pipelining technology,a high speed FIR digital filter design based on FPGA is presented. 采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。更多例句>> 6) redundant Booth algorithm 冗余Booth算法补充资料：乘法器乘法器 multiplier 句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。说明：补充资料仅用于学习参考，请勿用于其它任何用途。参考词条乘二乘法器乘法器，乘法部件乘法器 Gilbert乘法器模乘法器 LSD乘法器 β乘法器乘/除法器电乘法器

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