1) digital delay locked loops
数字延时锁相环
2) digital delay-locked loop
数字延迟锁相环
1.
Based on digital delay-locked loop, the mix signal technique is used to implement the digital delay locked loop with the resource control technique.
以数字延迟锁相环为基础,并采用数模混合技术,实现了带电源控制的数字延迟锁相环。
3) DLL
延时锁相环
1.
In this report, a new method for the high-speed and low-power horizontal scanning signal generator which by use of DLL is offered.
本论文提出了一种利用延时锁相环产生高速低功耗列扫描信号的方法,可以大大降低CMOS图像传感器的功耗;本论文同时还提出了一种CMOS图像传感器的图像信号读出方法,采用该方法可以只使用一个采样频率远远低于列扫描频率的模数变换器完成图像信息的快速获取,不仅提高了CMOS图像传感器的感光效率,而且减小了传感器的功耗和面积。
4) all-digital DLL
全数字延时锁定环
1.
The all-digital DLL can easily be ported to different processes in a short time.
介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。
5) digital phase locked loop
数字锁相环
1.
Design of all digital phase locked loop based on VHDL;
基于VHDL的全数字锁相环的设计
2.
A new digital phase locked loop based on FPGA
一种新型数字锁相环的设计
3.
DSP TMS320LF2407A was adopted to realize digital phase locked loop,sample parameters during induction heating process and realize constant current control algorithm.
DSP采用TMS320LF2407A,主要用于实现数字锁相环、参数采样和恒流控制算法;CPLD采用EPM7128,主要用于完成驱动死区时间设置,并由此芯片来完成系统中其它逻辑控制功能。
6) Digital PLL
数字锁相环
1.
Design of Digital PLL Based on FPGA;
基于FPGA的数字锁相环的设计
2.
Design of a new digital PLL in ASIC algorithm;
数字锁相环的ASIC设计
3.
Realization of digital PLL frequency synthesizer with CPU controlling on FPGA;
CPU控制的数字锁相环频率合成系统的FPGA实现
补充资料：锁相环
| 锁相环 phase-locked loop 能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除 ，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率f。拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。 |
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参考词条