1) matrix multiplier
矩阵乘法器
1.
A large quantity of band-matrix multiplier calculations must be executed in scientific research and real-time signal processing.
在分析经典二维,串行心动结构矩阵乘法器的基础上,提出了基于三维的、串并行数据传输的新型结构。
2) matrix-vector multiplier
矩阵向量乘法器
3) systolic array Multiplier
脉动矩阵乘法器
1.
Then a systolic array Multiplier is discussed.
本文然后讨论了脉动矩阵乘法器的设计,最后讨论了3D几何图形加速引擎的结构。
4) optical matrix-matrix multiplier
光学矩阵-矩阵乘法器
5) matrix multiplication
矩阵乘法
1.
Ethernet based multi-FPGA matrix multiplication parallel computing system design;
基于以太网的多FPGA矩阵乘法并行计算系统设计(英文)
2.
Research of massive-matrix multiplication in PC cluster system;
PC集群环境下大规模矩阵乘法算法的研究
3.
Study on parallel algorithm for matrix multiplication;
并行矩阵乘法算法的研究
6) matrix multiplication of strassen
Strassen矩阵乘法
1.
In this paper,we present an improved digital image watermarking method of singular value based on matrix multiplication of strassen and comparability measurement between original image and watermarking image;the new method is compared to the methods based on SVD and Block-SVD.
在基于奇异值分解(SVD)算法的基础上,提出了一种基于Strassen矩阵乘法的奇异值分解水印算法;提供了原图像和水印图像的相似性度量方法;给出了本算法与SVD及Block-SVD算法的时间对比分析。
2.
In this paper,we present an improved digital image watermarking method of singular value based on Matrix multiplication of Strassen and comparability measurement Between original image and watermarking image;the new method is compared to the methods based on SVD and Block-SVD.
在基于奇异值分解(SVD)算法的基础上,提出了一种基于Strassen矩阵乘法的奇异值分解水印算法;提供了原图像和水印图像的相似性度量方法;给出了该算法与SVD及Block-SVD算法的时间对比分析。
补充资料：乘法器
乘法器
multiplier
句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移 以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器 图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条