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1)  active alignment technique
有源对准技术
2)  alignment technology
对准技术
3)  self-aligned process
自对准技术
1.
These in-plane gates are fabricated by a self-aligned process,which are used to squeeze the channel and to form a single dot at the constriction of the channel.
设计了点接触平面栅型硅单电子晶体管,利用自对准技术实现了点接触平面栅,并通过给平面栅施加偏压实现了量子点。
4)  lithography alignment technology
光刻对准技术
1.
The data obtained from the experiments demonstrate that the two-dimensional zero reference grating by transmission-reflection provides better contrast and distinguishing zero point capability than does the normal lithography alignment technology.
实验数据表明透反式光栅系统比一般的光刻对准技术的对比度更强,判别零位的性能更好。
5)  initial alignment technique
初始对准技术
6)  Alignment coupling technology
对准耦合技术
补充资料:自对准技术
      微电子技术中利用元件、器件结构特点实现光复印自动对准的技术。早期的 MOS集成电路采用的是铝栅工艺,首先在硅单晶片上热氧化生长一层二氧化硅膜,经第一次光刻,在二氧化硅膜上刻蚀出源和漏扩散窗口,用扩散法形成源和漏扩散区 (图1a),接着在硅片上形成新的二氧化硅层;再经过第二次光刻,刻蚀出栅区,生长栅氧化层;然后,经光刻刻出引线孔,完成蒸铝和刻铝等后工序;最后形成MOS晶体管。因为栅区必须在源和漏扩散区正中间,并需要稍覆盖源区和漏区,第二次光刻以及形成铝栅电极的那步光刻,都必须和第一次光刻的位置精确对准(图1b)。否则,栅区与源区或漏区就可能衔接不上,使沟道断开(图1c),致使MOS晶体管无法工作。因此,设计这类晶体管时往往让栅区宽度(栅氧化膜及其上的铝栅电极两者)比源和漏扩散区的间距要大一些,光刻时使栅区的两端分别落在源和漏扩散区上并有一定余量,由此便产生了较大的栅对源、漏的覆盖电容,使电路的开关速度降低。
  
  
  随硅栅工艺的发展,已实现栅与源和漏的自对准。这种工艺是先在生长有栅氧化膜的硅单晶片上淀积一层多晶硅,然后在多晶硅上刻蚀出两个扩散窗口,杂质经窗口热扩散到硅单晶片内,形成源和漏扩散区(图2),同时形成导电的多晶硅栅电极,其位置自动与源和漏的位置对准。按照这种自对准工艺,栅与源和漏的覆盖由杂质侧向扩散完成,比铝栅工艺的覆盖电容要小很多。采用离子注入掺杂工艺的杂质侧向扩散更小,用它代替硅栅工艺中的热扩散工艺,能进一步减小栅对源和漏的覆盖电容。此外,在铝栅工艺中,即使铝栅电极比沟道短,也可增加一步离子注入工艺填充栅区旁的未衔接部分,实现自对准(图3),借以减小寄生电容,可提高MOS集成电路的开关速度和工作频率,同时也减小器件尺寸而提高电路的集成度。  在双极型晶体管及其集成电路的制造中,也多采用自对准工艺。例如,用微米级线宽的多晶硅发射极作掩模,再扩散杂质形成浓基区,以实现发射极与基区的自对准。又如超自对准工艺的主要工序是用通常方法完成基区掺杂后,在硅片上淀积一层未掺杂多晶硅,氧化掉不必要的部分。在整个芯片上淀积氮化硅膜层和二氧化硅膜层。除发射区和集电极接触孔外,其他部位的二氧化硅膜全腐蚀掉。以二氧化硅膜作掩模,把硼注入到未掺杂多晶硅内,然后腐蚀掉氮化硅(稍微过腐蚀一点)。再采用选择腐蚀法把未掺杂多晶硅腐蚀去,暴露的基区宽度小于1微米。采用热氧化,同时形成P++区。去掉氮化硅,不用掩模进行硼注入,自对准形成P+基区。再在多晶硅发射极中掺入砷,扩散形成发射区。其他后续工序与通常的双极型集成电路工艺相同。用这种方法制成的双极型晶体管,实现了多晶硅发射极与P+基区的自对准,有较小的基区电阻和较小的发射极-基极结电容,多晶硅发射极和多晶硅基极间距小于1微米,提高了双极型集成电路的速度,也提高了电路的集成度。用这种技术已制成存取时间为2.7纳秒发射极耦合逻辑电路的1千位随机存储器。
  

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参考词条