1) BS Build Speed
生成速度〖测试〗
3) testing speed
测试速度
1.
The results of computer simulation show that this method does not require the sampling interval to satisfy the Nyquist sampling criteria and only needs few sampling points to attain very high testing precision,so we can improve the testing speed and effectively reduce the truncation error caused by finite scanning plane on the premise of ensuring t.
计算机模拟结果表明 ,这种方法不要求取样间隔一定要满足奈奎斯特取样准则 ,只需较少的取样点数即可达到很高的测试精度 ,从而能够在保证测试精度的前提下 ,提高测试速度并有效减小由于有限扫描面所引起的截断误差 。
2.
The malfunction of UST-4 evenness tester was reduced by optimizing the temperature, the humidity, testing speed and other measures.
介绍了UST-4型条干均匀度仪工作原理,通过优化温湿度、测试速度等措施,降低了该仪器分析样品的故障率,同时对常见仪器故障的影响因素进行了分析,确保该仪器稳定运行。
4) test speed
测试速度
1.
In this paper we report the best testing way by 8098 in which the 1HZ～10MHZ stable signal frequency or period is tested within 1/1000 test precision, the design,the design of hardware and software, error analysis, test range are discussed,how to choose the best pulse number counted automaticlly is also given in order to raise test speed or precision.
对频率为 1Hz～ 10MHz的稳定信号 ,在保证 1 10 0 0的测试精度下 ,用 80 98单片机完成其频率或周期的最优测试方法 ,讨论其测试的硬软件设计、误差分析、测试范围分析以及为提高测试速度或测试精密度时N的最优值确
5) test generation
测试生成
1.
The research of multi - fault test generation for combinational logic circuits;
组合逻辑电路多故障测试生成算法的研究
2.
Binary decision diagram method for test generation of digital circuits;
数字电路测试生成的二元判定图方法
3.
Neural networks based test generation algorithm for combinational logic circuits;
基于神经网络的组合电路测试生成算法
6) testing generation
测试生成
1.
A path delay fault testing generation algorithm for digital circuits based on neural network is proposed because the testing generation for path delay fault in digital circuits is more difficult.
针对数字电路路径时滞故障测试生成较难的问题,提出了基于神经网络的数字电路路径时滞故障测试生成算法。
2.
A path delay fault testing generation algorithm based on Boolean difference for digital circuits is proposed because the testing generation for path delay fault in digital circuits is more difficult.
针对数字电路路径时滞故障测试生成较难的问题提出了一种基于布尔差分的数字电路路径时滞故障测试生成算法。
3.
In order to obtain better failure coverage and testing set of digital circuit and reduce the reverse backtracking,many bionics algorithms are applied to testing generation of circuit.
数字集成电路的快速发展对电路测试提出了日益紧迫的要求,为获得较好的数字电路的故障覆盖率和测试集,减少反向回溯,很多仿生学算法应用到了电路的测试生成当中,现介绍了在测试生成领域中有重大影响的几种仿生优化算法以及各自特点。
补充资料：测试结果可接受性的检查和最终测试结果的确定
测试结果可接受性的检查和最终测试结果的确定
check of the acceptability of test results and determination of the final test result
C凡(3)二3.3d，时，取此3个结果的平均值作为最终侧试结果;否则取它们的中位数作为最终测试结果。。，为重复性标准差(即在重复性条件下所得侧试结果的标准差)。 在口田T 11792一1989中还对重复性和再现性条件下所得侧试结果可接受性的检查方法和最终测试结果的确定做了详细讨论和规定。(马毅林)ceshi 11叩uo kejieshCxjxing d6 iiancha he zuizhong ceshi】i闪旧de que心ing测试结果可接受性的检查和最终测试结果的确定(checkof山eac，ptability of test，ults助ddsterminationofthefi耐testresult)在商品检验中进行一次测试的情形不多见，当得到一个测试结果时，所得结果不可能直接与给定的重复性标准差作可接受性的检查。对测试结果的准确性有任何疑问时都应再进行一次测试。所以，对两个测试结果进行可接受性的检查是一般的情况。 可接受性的检查，实际上是一种统计检验。任何两个测试结果只要能通过可接受性的统计检验即可认为是一致的，均可接受。比如，在重复性条件下，所得结果之差的绝对值(下称绝对差)不超过相应的重复性限r(见重复性和再现性)的值，则认为两个结果是一致的，均可接受;如果两个侧试结果的绝对差超过r，则认为它们是不一致的，必须增加测试。 按国家标准《测试方法的精密度在重复性或再现性条件下所得测试结果可接受性的检查和最终测试结果的确定》(GBIT 1 1792一1989)，在重复性条件下，如果两个测试结果的绝对差不超过r的值，可取两个侧试结果的平均值作为最终测试结果。如果两个结果的绝对差超过r的值，并且测试费用较低，须再做两次测试。当4个结果的极差(即其中的最大值与最小值之差)不超过相应的临界极差c，瓜(4)二3.6a，时，取4个结果的平均值作为最终测试结果。如果两个结果的绝对差超过r的值，并且测试费用较高时，只须再作一次测试。当3个结果的极差不超过相应的临界极差
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条