1) Switch of Clock Domain
时钟域切换
2) clock-switching
时钟切换
1.
This paper introduces the technology by using FPGA to implement the Primary order signals, Clock Digital Flatness, especially with the illustration of parameter setting and clock-switching.
该文提出了一种不使用任何外围电路而用FPGA内部逻辑实现对基群信号非均匀数据和时钟的平滑处理技术,并例举实例,论述设计中的参数设置和时钟切换技巧。
3) multi-clock domain
多时钟域
1.
The paper analyses the metastability which is caused by communicating data between multi-clock domain and effect of metastability to the circuit.
分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。
2.
An important problem in multi-clock domain design is how to avoid metastability.
多时钟域设计的一个难题是如何避免亚稳态的产生。
4) clock domain
时钟域
1.
Then the problem of how to transmit and exchange data across different clock domains is explored; the three methods that use flip-flop, phase-detector or FIFO to solve the above problem are put forward; and a 15-1 MUX instance which is designed by VHDL language in FPGA is described.
数字电路中的时钟管理和设计是一个非常重要和关键的问题,对FPGA内使用的时钟依据频率和来源提出了划分,分别讨论了它们的性质、特点和使用场合;然后探讨了不同时钟域数据传输和切换的问题,举出了使用触发器、鉴相器和FIFO缓冲解决上述问题的3种不同的方法;最后给出了一个FPGA内部使用VHDL语言设计实现多时钟15路复接器的例子。
2.
Asynchronous FIFOs are often used to ensure the security in passing data between two different clock domains.
在两个不同时钟域中传送数据时,异步先进先出(FIFO,F irst In F irstOut)通常被用来保证数据传送的安全性。
5) Cross Clock Domain
跨时钟域
1.
Cross Clock Domain Design and Implementation of Configuration Module in ASIC System;
ASIC系统中跨时钟域配置模块的设计与实现
6) clock replacement
时钟替换
补充资料：超导电性的局域和非局域理论（localizedandnon-localizedtheoriesofsuperconductivity）
超导电性的局域和非局域理论（localizedandnon-localizedtheoriesofsuperconductivity）
伦敦第二个方程（见“伦敦规范”）表明，在伦敦理论中实际上假定了js(r)是正比于同一位置r的矢势A(r)，而与其他位置的A无牵连；换言之，局域的A(r)可确定该局域的js(r)，反之亦然，即理论具有局域性，所以伦敦理论是一种超导电性的局域理论。若r周围r'位置的A(r')与j(r)有牵连而影响j(r)的改变，则A(r)就为非局域性质的。由于`\nabla\timesbb{A}=\mu_0bb{H}`，所以也可以说磁场强度H是非局域性的。为此，超导电性需由非局域性理论来描绘，称超导电性的非局域理论。皮帕德非局域理论就是典型的超导电性非局域唯象理论。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条