1) Parataxis multiplicative implement
并列乘法器
2) parallel multiplier
并行乘法器
1.
Design and Implementation of a Parallel Multiplier;
一种并行乘法器的设计与实现
3) parallel multipliers
并行乘法器
1.
Design of low-error two s-complement fixed-width parallel multipliers;
定宽截断式并行乘法器的实现研究
4) serial-parallel multiplier
串并乘法器
1.
After introduction of the principle of constant coefficients reduction,the design process of serial-parallel multiplier using the CSD is detailed.
阐述了CSD串并乘法器的具体化简过程,并应用这一技术于IS95-WCDMA中的脉冲整形23阶常系数FIR的设计中,面积缩小达42%。
5) array multiplier
阵列乘法器
1.
A Design of Pipeline Array Multiplier Based On Pezaris algorithm;
基于Pezaris算法的流水线阵列乘法器设计
2.
A new design method for multi-function array multiplier is proposed,which can work using different data styles.
为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。
3.
This paper discusses the design and operation rules of the complement array multiplier.
阵列乘法器是在PENTIUM等高速计算机中采用的一种高速乘法运算器,据此讨论其补码阵列乘法器的设计和运算规则。
6) simultaneous scalar multiplication
并列点乘
1.
Based on the original dobule-base system and simultaneous scalar multiplication,a new dobule-base system algorithm and simultaneous scalar multiplication algorithm based on this dobule-base system algorithm is presented in this paper.
双基表示是一种整数表示法,它将任意整数表示成2和3的混合幂次的和或差的形式,并列点乘是一种快速的点乘算法,应用于一些椭圆曲线密码体制中。
补充资料：乘法器
乘法器
multiplier
句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移 以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器 图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。
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参考词条