1) blocking assignments
阻塞式过程赋值
2) nonblocking assignments
非阻塞式过程赋值
3) blocking assignment
阻塞赋值
1.
Blocking assignment and nonblocking assignment is one of the most misunderstood constructs in Verilog HDL, which usually bewilders the designer of FPGA.
阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,而其中的错误又隐晦莫测,理解不透彻会直接导致运用不当,使设计工程达不到预期效果,而排错又相当麻烦。
4) nonblocking assignment
非阻塞赋值
1.
Blocking assignment and nonblocking assignment is one of the most misunderstood constructs in Verilog HDL, which usually bewilders the designer of FPGA.
阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,而其中的错误又隐晦莫测,理解不透彻会直接导致运用不当,使设计工程达不到预期效果,而排错又相当麻烦。
5) assignment procedure
赋值过程
6) blocking system
阻塞过程
1.
The case study on the blocking system indicates that ensemble mean is better than single deterministic forecast.
阻塞过程的个例分析也表明集合平均的预报效果明显优于单一确定性预报;特征等值线可反映集合成员的不一致信息和少数集合成员的异常表现,以此为基础,可估计分析对象出现与否的概率,达到提高预报效果的目的。
补充资料：插值过程
插值过程
interpolation process
插值过程【加t四卯肠石叨p~;“盯epno~o。。城。po-双ecc」 当n无限增大时构造n个插值(inlelpo】atjon)条件的插值函数序列{f。(:)}的过程.如果插值函数人(:)由函数的某个级数的部分和表示，那么该级数有时称为插值级数(加记卿1如on~).至少在最简单的基本的插值问题方面，研究插值过程的目的常常在于用插值函数人(:)作为原始函数f(习的(在某种意义上的)逼近，而该函数或者只有不完全的信息或者其形式过于复杂而难以直接研究. 构造插值过程的一个非常普遍的情形可描述如下.设(aj*)(0(k句，]=0，1，二)是一个任意而又固定的复数的无穷三角阵列: aoo a loa日 (l) aoo aol“’a。。称它为插值结点(运把fpohtion nod岛或interpo」ation汕。ts).假定对应于(l)还有一个也由任意而又固定的复数组成的类似的阵列(、，*)(0‘k有，j二o，1，…). 如果(l)的第n行a。、(k=0，…，。)是由不相同的数组成，或者换句话说，如果此行由单结点(sln1Pleno把)组成，那么例如利用hgl翻吧e插值公式(助脚n罗interP。】ation formula)，就可构造一个(唯一的)次数至多为n的代数插值多项式p，(:)，它满足简单插值条件(sullple jnterPo】at沁11 condi石on) 尹。(a。*)二‘v。*，k=0，·’‘， n.(2)另一方面，如果在第n行中点气。是具有重数v。>l的多重结点，亦即如果在第n行中它重复v0次:气。二“。*.一”‘一“·*。一那么在点与处的对应的孚季坪填争件(multiple interpolation conditjon)具有形式 p。(a田。)=p咨。，(a。o)二，、。。，夕。(a。。)“、。*.，一， (3) P才”La，o)=w。*，。_，·在出现多重结点的一般情况中构造这(唯一的)次数至多为n的代数插值多项式p，(习，例如可利用H四而te插值公式任比n刀ite interp山加n fon刀11】a).作为一个例子，组(l)可由单位圆周上的j十1(j=0，l，…)个等距结点a，*一“，’沈八’十”组成·这就是所谓的手俘尽事的攀值伽把甲olati011 at roots ofll川ty)(见【51)， 所述插值过程产生出由三角阵列(aj*)及(wj*)所定义的插值多项式序列{p。(:)}.这里提出的主要问题是:确定极限枷。_。p。
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参考词条