1) dynamic half rate(DHR)
动态半速率(DHR)
2) Kinetic rate equation
动态速率方程
3) dynamic filtration-rate
动态过滤速率
4) dynamic velocity allocation
动态速率分配
1.
Then the system simulation model and required transmission channel model are established under Matlab environment, and some simulation experiments are done on DMT s initialization, and dynamic velocity allocation.
首先描述了离散多音频调制技术的基本原理和工作过程,其次在Matlab环境下构建了系统仿真模型和所要求的传输信道模型,并对离散多音频调制的初始化过程和动态速率分配进行了仿真试验,计算机仿真结果显示出该调制方式的高效传输性能来自于其独特的动态比特分布。
5) dynamic rate shaping
动态速率调整
补充资料：金属-氧化物-半导体动态随机存储器
具有动态存储信息功能的MOS随机存储器。MOS动态随机存储器多采用双层多晶硅硅栅N沟MOS工艺。存储单元的结构如图1。衬底为 P型（100晶向）硅片，第一层多晶硅（Ⅰ）为MOS电容器的板极，第二层多晶硅（Ⅱ）构成字线,N+注入区形成MOS单元开关管源区和漏区，铝(Al)为位线。信息存储主要由第一层多晶硅（Ⅰ）电极、介质膜和硅衬底组成的电容器中的存储电荷(有电荷为1，无电荷为0)来实现。存储在电容器中的电荷因漏电而衰减和消失，因此经过一定时间（再生周期）必须按所存信息加以刷新。这是称为"动态"的由来。这样的单元一般被组合成矩阵，如以字线为行，位线为列，通过行与列的译码器可随机选取各单元地址，进行写入和读出。这种存储器写入和读出的内容、所需的时间原则上与单元的位置无关，是随机存取的。
MOS动态随机存储器主要用作大、中型计算机的主存储器，其组织结构一般为若干千字(k)×1位。例如,64k位就是64千字×1位。
MOS动态随机存储器的内部电路,大致包括地址缓冲器、行译码器、列译码器、存储单元阵列、读出放大器、数据输入电路、数据输出电路、读－写控制电路、时钟产生电路和衬底偏置电压产生电路等几个部分（图2）。
MOS 动态随机存储器的核心电路是存储单元和读出放大器（图3）。读出放大器的两臂通过 b（位线）、（位线）分别连接由不同字线控制的个单元。2n个单元构成第i列。这一列单元中存储信息可以在列选择线 (Yi) 的控制下，通过数据总线（I/O、/O）等传送到数据输出端，或按照数据输入端的信息而改变。任一字线nj=1，...，2n分别与2n个列中的一个单元相连接。当2n个字线中的一个，如W0被选时,它打开单元开关管Q，导致在单元电容器CS与位线电容器Cb之间进行电荷再分配,从而使位线b电位改变,而位线的电位并未变化。这就在b、间建立了一个电位差。通常Cb/CS约为10～20,因这个电位差(墹U)是一个相当小的量,不能直接读出,要经过读出放大器放大。当第i列被选时,单元中存储信息可与数据端(Di、D0)建立联系。当第i列未被选时,读出放大器把存储信息恢复并送入单元。
行地址信号在行地址选通时钟()的控制下，进入并封锁在地址缓冲器中，它控制行译码器和驱动电路，选中2n个字线中的一个Wj。于是,该行单元中的信息分别在各自对应列的位线上读出，并经过相应的读出放大器放大。列地址信号在列地址选通时钟()控制下,进入并被封锁在地址缓冲器中，它控制列译码器和驱动电路,选中2n个列选择线中的一个Yi。于是,第j行、第i列的单元经过位线（b、）、数据线(I/O，O)与外界建立联系。当集成电路的读写控制端(R/)处于高电平时，数据线(I/O,O)与数据输出电路间连接，于是被选单元的信息由数据输出端D0读出。当R/处于低电平时，数据输入电路与数据线（I/O、/O）之间存在着通道。被选单元的存储信息随数据输入端的信息而改变。
MOS动态随机存储器采用新的单元结构,如用沟壁电容代替平面电容，可进一步减小单元面积，提高集成度。芯片面积的不断增加，而材料和工艺致缺陷密度不能随之降低，因此设计后备电路、采用容错技术是重要的趋势。由于MOS动态随机存储器的存储电容约为50飞法,处理的电荷量仅0.2皮库左右,入射到硅衬底中的α 粒子产生的载流子一旦流到存储结点,往往使MOS动态随机存储器暂时失效，这称为软失效。随着单元面积的不断减小，这个问题就更为明显。引入CMOS技术制造动态随机存储器，是减小α 粒子致软失效的一个有效手段。
参考书目
Jerry Eimbinder,Semiconductor memorier,Mactier Pub.Co., New York, 1971.
MOS动态随机存储器主要用作大、中型计算机的主存储器，其组织结构一般为若干千字(k)×1位。例如,64k位就是64千字×1位。
MOS动态随机存储器的内部电路,大致包括地址缓冲器、行译码器、列译码器、存储单元阵列、读出放大器、数据输入电路、数据输出电路、读－写控制电路、时钟产生电路和衬底偏置电压产生电路等几个部分（图2）。
MOS 动态随机存储器的核心电路是存储单元和读出放大器（图3）。读出放大器的两臂通过 b（位线）、（位线）分别连接由不同字线控制的个单元。2n个单元构成第i列。这一列单元中存储信息可以在列选择线 (Yi) 的控制下，通过数据总线（I/O、/O）等传送到数据输出端，或按照数据输入端的信息而改变。任一字线nj=1，...，2n分别与2n个列中的一个单元相连接。当2n个字线中的一个，如W0被选时,它打开单元开关管Q，导致在单元电容器CS与位线电容器Cb之间进行电荷再分配,从而使位线b电位改变,而位线的电位并未变化。这就在b、间建立了一个电位差。通常Cb/CS约为10～20,因这个电位差(墹U)是一个相当小的量,不能直接读出,要经过读出放大器放大。当第i列被选时,单元中存储信息可与数据端(Di、D0)建立联系。当第i列未被选时,读出放大器把存储信息恢复并送入单元。
行地址信号在行地址选通时钟()的控制下，进入并封锁在地址缓冲器中，它控制行译码器和驱动电路，选中2n个字线中的一个Wj。于是,该行单元中的信息分别在各自对应列的位线上读出，并经过相应的读出放大器放大。列地址信号在列地址选通时钟()控制下,进入并被封锁在地址缓冲器中，它控制列译码器和驱动电路,选中2n个列选择线中的一个Yi。于是,第j行、第i列的单元经过位线（b、）、数据线(I/O，O)与外界建立联系。当集成电路的读写控制端(R/)处于高电平时，数据线(I/O,O)与数据输出电路间连接，于是被选单元的信息由数据输出端D0读出。当R/处于低电平时，数据输入电路与数据线（I/O、/O）之间存在着通道。被选单元的存储信息随数据输入端的信息而改变。
MOS动态随机存储器采用新的单元结构,如用沟壁电容代替平面电容，可进一步减小单元面积，提高集成度。芯片面积的不断增加，而材料和工艺致缺陷密度不能随之降低，因此设计后备电路、采用容错技术是重要的趋势。由于MOS动态随机存储器的存储电容约为50飞法,处理的电荷量仅0.2皮库左右,入射到硅衬底中的α 粒子产生的载流子一旦流到存储结点,往往使MOS动态随机存储器暂时失效，这称为软失效。随着单元面积的不断减小，这个问题就更为明显。引入CMOS技术制造动态随机存储器，是减小α 粒子致软失效的一个有效手段。
参考书目
Jerry Eimbinder,Semiconductor memorier,Mactier Pub.Co., New York, 1971.
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