1) high-speed digital design
高速数字设计
3) High Speed Digital Logic Circuit Design
高速数字逻辑电路设计
5) high-speed numerical counter
高速数字计数器
6) HSDC High Speed Digital Computer
高速数字计算机
补充资料:高速数字信号传输
高速数字信号传输
high speed digital signal transmission
高面·213·阻抗z。时,人射电流全流人zL,终点L的端电压等于人射电压U印(t),没有反射产生。这是波形完全不畸变传到终点的理想情况。当负载阻抗不等于特性阻抗时,就产生第一次反射,终端电压等于人射电压和反射电压之和。第一次反射电压Um沿相反方向又经Td人射到始端S,由于始端的内阻一般不等于特性阻抗,又产生新的反射电压U附,这时始端电压为U段二U田+U田。始端的第一次反射电压U咧还继续传向终端,再产生第二次反射。这个过程一直继续下去,直到第n次反射电压接近零,波形达到稳定为止。始端电压是U团(t)和多次反射后形成的始端电压在时间轴上的迭加,即始端所有人射电压和反射电压的总和。同样,终端电压是终端的多次人射电压和反射电压对时间的迭加。 传输线沿线各点的数字信号是驱动信号和多次反射迭加形成的,反射程度决定了信号畸变的形状和大小。传输线的特性阻抗、传输速度和长度、多段传输线的接续方式和均匀性都直接影响到反射。 匹配终端数字电路既是驱动电路又是负载电路,它的翰出阻抗构成传输线驱动电路的内阻Ro,输人阻抗构成传输线的负载zL。数字电路(包括下rL,ECL和CNIC巧电路)的输人阻抗和愉出阻抗都是非线性的。输人阻抗的电阻成分在0态和1态都呈几十切的大电阻,在开关过渡区则在百n数量级。电抗成分为电容,约几个产。ECL电路的输出阻抗与TTL电路、〔加K巧电路不同。ECL电路采用射极跟随器翰出,在高电平(1态)和低电平(0态)时的输出阻抗比较接近(均为数n),TTL电路和CN正巧电路的不同电平时的输出阻抗则有较大差别。 为了吸收反射,减少传输线不匹配和沿线负载的不良影响,普遍采用匹配终端的方法,常用的匹配终端的方法有以下5种。 (1)串联电阻适用于负载集中在线的终端的情况。电阻串接在驱动源附近,其阻值为负载传输线特性阻抗和驱动源内阻之差。 (2)并联电阻此方法应用广泛。将阻值等于负载传输线特性阻抗的电阻一端接在传输线终点上,电阻另一端接地或接电源巧。在ECL电路中,VT=一ZV;在1、,L电路中,VT=+3v或+svo (3)分压电阻适用于丁TL电路。传输线终点上接有两个电阻,其中一个电阻另一端接十SV,另一个电阻的另一端接地。此方法本质上等效于并联电阻,常用于时钟信号线和总线上。 (4)阻容网络在TTL电路和OMO6电路中能很好地工作。此方法是将电阻和电容串联接在传输线终点与地之间,电容值在200妞一600 pF范围内。电容与电阻形成的时间常数(RC值)必须大于负载传输线延迟的两倍。
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参考词条