说明:双击或选中下面任意单词,将显示该词的音标、读音、翻译等;选中中文或多个词,将显示翻译。
您的位置:首页 -> 词典 -> 平板型张力集成体系
1)  flat tensegrity system
平板型张力集成体系
1.
Prestressing analysis of flat tensegrity systems;
平板型张力集成体系的预应力分析
2)  Tensegrity System
张力集成体系
1.
Flat Tensegrity System (space frame with cables);
平板型张力集成体系(索网架)结构
2.
This paper investigates the geometry of polyhedral that consists of Tensegrity System.
本文作者研究了张力集成体系基本构成的多面体几何,探讨了多面体几何与张力集成单元之间的关系、多面体几何与结构的关联性问题,对张力集成单元的构造形式及张力集成单元的刚化条件进行了研究,同时对基本的张力集成体系的单元进行了分类,并给出了可用于工程结构的张力集成单元的构造准则。
3.
In this paper, authors study the geometry of polyhedral that consists of Tensegrity System, discuss the relationship between the polyhedral geometry and tensegrity grids and the connection between the polyhedral geometry and structures.
 本文作者研究了张力集成体系基本构成的多面体几何,探讨了多面体几何与张力集成单元之间的关系、多面体几何与结构的关联性问题,对张力集成单元的构造形式及张力集成单元的刚化条件进行了研究,同时对基本的张力集成体系的单元进行了分类,并给出了可用于工程结构的张力集成单元的构造准则。
3)  Deployable Tensegrity Structrues
可展张力集成体系
4)  Tensegrity-tower
张力集成塔
5)  Integrated System Module
集成体系模型
6)  liquid flat plate collector
液体平板型集热器
补充资料:增强型与耗尽型金属-氧化物-半导体集成电路
      耗尽型MOS晶体管用作负载管,增强型MOS晶体管用作驱动管组成反相器(图1),并以这种反相器作为基本单元而构成各种集成电路。这种集成电路简称E/D MOS。
  
  
  特点  E/D MOS电路的速度快,电压摆幅大,集成密度高。MOS反相器的每级门延迟取决于负载电容的充电和放电速度。在负载电容一定的条件下,充电电流的大小是决定反相器延迟的关键因素。各种MOS反相器的负载特性见图2。在E/D MOS反相器中,作为负载的耗尽型管一般工作在共栅源(栅与源相连,其电压uGS=0)状态。把耗尽型MOS晶体管的输出特性IDS~VDS曲线,沿纵轴翻转180o,取出其中uGS=0的曲线,即可得到E/D MOS反相器的负载(图2)。E/D MOS反相器具有接近于理想恒流源的负载特性。与E/E MOS反相器(负载管和驱动管都用增强型MOS晶体管的)相比,同样尺寸的理想E/D MOS电路,可以获得更高的工作速度,其门延迟(tpd)可减少至十几分之一。由于耗尽型管存在衬偏调制效应,E/D MOS反相器的负载特性变差,tpd的实际改进只有1/5~1/8。此外,由于E/DMOS反相器输出电压uo没有阈电压损失,最高输出电压uo可达到电源电压UDD=5伏(图1)。因此,比饱和负载E/E MOS反相器的电压摆幅大。另一方面,由于E/D MOS反相器的负载特性较好,为了达到同样的门延迟,E/D MOS反相器的负载管可以选用较小的宽长比,从而占用较少的面积;为了得到相同的低电平,E/D MOS反相器的βR值也比E/E MOS反相器的βR值小些。与E/E MOS电路相比,E/D MOS电路的集成密度约可提高一倍。
  
  
  结构与工艺  只有合理的版图设计和采用先进的工艺技术,才能真正实现E/D MOS电路的优点。图3是E/D MOS反相器的剖面示意图。E/DMOS电路的基本工艺与 NMOS电路类同(见N沟道金属-氧化物-半导体集成电路)。其中耗尽管的初始沟道,是通过砷或磷的离子注入而形成的。为了使负载管的栅与源短接,在生长多晶硅之前,需要进行一次"埋孔"光刻。先进的 E/D MOS的结构和工艺有以下特点。①准等平面:引用氮化硅层实现选择性氧化,降低了场氧化层的台阶;②N沟道器件:电子迁移率约为空穴迁移率的三倍,因而N沟道器件有利于提高导电因子;③硅栅自对准:用多晶硅作栅,可多一层布线。结合自对准,可使栅、源和栅、漏寄生电容大大减小。
  
  
  采用准等平面、 N沟道硅栅自对准技术制作的 E/D MOS电路,已达到tpd≈4纳秒,功耗Pd≈1毫瓦,集成密度约为300门/毫米2。E/D MOS电路和CMOS电路是MOS大规模集成电路中比较好的电路形式。CMOS电路(见互补金属-氧化物-半导体集成电路)比E/D MOS电路的功耗约低两个数量级,而E/D MOS电路的集成密度却比CMOS电路约高一倍,其工艺也比CMOS电路简单。E/D MOS电路和CMOS电路技术相结合,是超大规模集成电路技术发展的主要方向。
  

说明:补充资料仅用于学习参考,请勿用于其它任何用途。
参考词条