时钟偏移,clock skew,音标,读音,翻译,英文例句,英语词典

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1) clock skew 点击朗读

时钟偏移

In this paper, the constitution of the synchronous digital system and the definition of clock skew are introduced, and a designing method for clock tree is presented.

文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析。

The generation principle of clock skew was analyzed taking a SMIC 0. 点击朗读

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。

Clock skew is in a synchronization digital integrated circuit design difficult problem. 点击朗读

时钟偏移是同步数字集成电路设计中的一个难题。

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2) relative clock offset 点击朗读

相对时钟偏移

3) clock skew 点击朗读

时钟偏差

A yield driven clock skew scheduling algorithm is proposed in presence of process variations.

针对工艺参数变化的情况,提出一种成品率驱动的时钟偏差安排算法。

This paper presents an effective approach for clock skew scheduling that can reduce the center error square and assign slacks incrementally.

提出了在时钟偏差规划过程中减小中心误差平方值的增量式松弛量分配方法。

In multi-FPGA designs, the delay of clock transfer causes a huge clock skew between FPGAs and therefore undermines the system performance.

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。

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4) clock skew 点击朗读

时钟偏斜

A new clock skew scheduling algorithm is proposed. 点击朗读

提出了一种新的时钟偏斜规划算法,该算法所生成的时序约束可以有效地促进逻辑综合工具的面积优化。

Mechanism about the clock skew of synchronism sequential circuit has been presented, based on analyzing the characteristics of programmable resources and sequential circuit in FPGA.

在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。

Nowaday, active deskew circuits are widely used for clock skew elimination. 点击朗读

在这种情况下，时钟偏斜已经成为制约频率提升的主要因素。

5) nonskew clock 点击朗读

无偏时钟

6) clock frequency error(CFE) 点击朗读

时钟频偏

The model between a switch under tested(SUT) and a Smartbits card is presented and used for two interconnecting switches,this paper presents that clock frequency error(CFE) between a SUT and a Smartbits card is a leading factor of forwarding delay in an ethernet switch.

以测试交换机和Smartbits测试卡作为两个对接交换设备的模型,提出了时钟频偏是交换机转发时延的主要影响因素。

补充资料：创建偏移剖面

要创建偏移剖面，必须通过在“草绘器”中进行草绘以定义切口轮廓。然后，垂直于草绘平面投影此轮廓。单击或“视图”(View)>“视图管理器”(View Manager)。“视图管理器”(View Manager) 对话框打开。单击“剖截面”(Xsec)。单击“新建”(New)。出现一个缺省的剖面名称。按 ENTER 键。“剖截面创建”(XSEC CREATE) 菜单打开。单击“偏移”(Offset)>“一侧”(One Side) 或“双侧”(Both Sides)>“完成”(Done)。“选取”(SELECT) 对话框打开。选取草绘平面，并定义查看方向和草绘方向。进入“草绘器”。选取用于尺寸标注的参照图元。草绘剖面轮廓并单击退出“草绘器”。在“视图管理器”(View Manager) 中，单击“显示”(Display)>“设置可见性”(Set Visible)。“可见性”(Visibility) 对话框打开。单击“显示剖面线”(Show X-Hatching) 查看剖面。单击预览或单击接受选取的选项。

说明：补充资料仅用于学习参考，请勿用于其它任何用途。

参考词条

采样钟偏移时钟漂移率逆时偏移时间偏移时延偏移

时钟偏压时钟移位时钟移相时钟漂移移相时钟时钟滑移

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	您的位置：首页 -> 词典 -> 时钟偏移 1) clock skew 时钟偏移 1. In this paper, the constitution of the synchronous digital system and the definition of clock skew are introduced, and a designing method for clock tree is presented. 文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析。 2. The generation principle of clock skew was analyzed taking a SMIC 0. 目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。 3. Clock skew is in a synchronization digital integrated circuit design difficult problem. 时钟偏移是同步数字集成电路设计中的一个难题。更多例句>> 2) relative clock offset 相对时钟偏移 3) clock skew 时钟偏差 1. A yield driven clock skew scheduling algorithm is proposed in presence of process variations. 针对工艺参数变化的情况,提出一种成品率驱动的时钟偏差安排算法。 2. This paper presents an effective approach for clock skew scheduling that can reduce the center error square and assign slacks incrementally. 提出了在时钟偏差规划过程中减小中心误差平方值的增量式松弛量分配方法。 3. In multi-FPGA designs, the delay of clock transfer causes a huge clock skew between FPGAs and therefore undermines the system performance. 在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。更多例句>> 4) clock skew 时钟偏斜 1. A new clock skew scheduling algorithm is proposed. 提出了一种新的时钟偏斜规划算法,该算法所生成的时序约束可以有效地促进逻辑综合工具的面积优化。 2. Mechanism about the clock skew of synchronism sequential circuit has been presented, based on analyzing the characteristics of programmable resources and sequential circuit in FPGA. 在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。 3. Nowaday, active deskew circuits are widely used for clock skew elimination. 在这种情况下，时钟偏斜已经成为制约频率提升的主要因素。 5) nonskew clock 无偏时钟 6) clock frequency error(CFE) 时钟频偏 1. The model between a switch under tested(SUT) and a Smartbits card is presented and used for two interconnecting switches,this paper presents that clock frequency error(CFE) between a SUT and a Smartbits card is a leading factor of forwarding delay in an ethernet switch. 以测试交换机和Smartbits测试卡作为两个对接交换设备的模型,提出了时钟频偏是交换机转发时延的主要影响因素。补充资料：创建偏移剖面要创建偏移剖面，必须通过在“草绘器”中进行草绘以定义切口轮廓。然后，垂直于草绘平面投影此轮廓。单击或“视图”(View)>“视图管理器”(View Manager)。“视图管理器”(View Manager) 对话框打开。单击“剖截面”(Xsec)。单击“新建”(New)。出现一个缺省的剖面名称。按 ENTER 键。“剖截面创建”(XSEC CREATE) 菜单打开。单击“偏移”(Offset)>“一侧”(One Side) 或“双侧”(Both Sides)>“完成”(Done)。“选取”(SELECT) 对话框打开。选取草绘平面，并定义查看方向和草绘方向。进入“草绘器”。选取用于尺寸标注的参照图元。草绘剖面轮廓并单击退出“草绘器”。在“视图管理器”(View Manager) 中，单击“显示”(Display)>“设置可见性”(Set Visible)。“可见性”(Visibility) 对话框打开。单击“显示剖面线”(Show X-Hatching) 查看剖面。单击预览或单击接受选取的选项。说明：补充资料仅用于学习参考，请勿用于其它任何用途。参考词条采样钟偏移时钟漂移率逆时偏移时间偏移时延偏移

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