1) Viterbi decoder
Viterbi译码器
1.
Survivor-path Memory Management in Viterbi Decoder;
Viterbi译码器的幸存路径存储管理
2.
High speed Viterbi decoder FPGA realization;
高速Viterbi译码器的FPGA实现
3.
Technology of implementing Viterbi decoder based on FPGA;
Viterbi译码器的FPGA实现技术研究
3) Viterbi decoding
Viterbi译码
1.
Analysis of viterbi decoding performance and studying the effect of path memory length;
Viterbi译码性能分析及路径存储长度影响的研究
2.
Improved viterbi decoding method used in HDTV;
用于HDTV的改进的Viterbi译码方法
3.
Viterbi decoding based on TMS320C6416 VCP coprocessor;
基于TMS320C6416 VCP协处理器的Viterbi译码实现
4) Viterbi decode
Viterbi译码
1.
Research on the method of preventing metric from overflow in the DSP realization of Viterbi decode;
Viterbi译码DSP实现中度量值防溢出的方法研究
2.
Design of the Viterbi Decoder and the Rake Receiver;
Viterbi译码器和RAKE接收机的设计
3.
Then the Viterbi decode design and Pseudo Code for the Viterbi Algorithm are analyzed.
文中首先简单地说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,然后根据软判决和硬判决对译码性能的影响以及改进的译码器和MATLAB库函数的译码器作了仿真比较。
5) Viterbi decoder
Viterbi译码
1.
The application of Viterbi butterfly decoder algorithm of convolution coder in TD-SCDMA system is studied in this paper,and is compared with the function of Viterbi decoder in MATLAB by the result of simulation.
研究在TD-SCDMA系统中,一种有利于软件实现的Viterbi译码蝶型算法蝶实现方法,并与MATLAB中Viterbi译码库函数进行仿真比较。
补充资料：译码器
译码器
decoder
ylmoq!译码器(decoder)将每一个输人代码转换为另一个对应的输出代码，即完成翻译代码工作的组合逻辑电路。它常用在数字显示电路中。 图1是一个2线一4线译码器的逻辑图，AIA。是输人代码，Y3、YZ、Yl、Y。是输出代码。由表1可见，当A:、A。为任一代码时，Y3、YZ、Y卜Y。均给出一个对应的代码。而且，由于每个输出代码中仅有一位是1，因而可以分别用每根线的输出1状态作为一个输人代码的译码输出。 图12线一4线译码器的逻辑图 图1中的S端是附加控制端，S一1时译码器工作，S一。时译码器被禁止工作，每个输出端都停留在逻辑。状态。如果把S作为数据输人端，A:、A0作为地址输人端，则此电路又是一个多路分配器。 表1图i电路的功能表┌───┬──────┐│AIA。 │Y3 YZ YIY。 │├───┼──────┤│00 │0 0 01 │├───┼──────┤│01 │0 0 10 │├───┼──────┤│1O │0 1 00 │├───┼──────┤│11 │1 0 00 │└───┴──────┘ 在有些译码器中，每个输出代码中可能不止一位是1，常见的七段字形译码器就是一例。图2是七段字形译码器的符号，表2是它的功能表。从表2中可以看到，输人代码A3A:AIA。的。。。。一1001状态分别表示十进制数的O一9，输出代码的a、b、e、d、e、f、g分别控制着七段字符显示器(见图3)的一段。例如当A。AZAIA。=o一01(表示十进制的5)时，输出代码abedefg=10一2011，即a、C、d、f、g为1，于是对应的各段被点亮，在显示器上显示出5的字形。
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参考词条