1) clock deskew
时钟偏斜补偿
1.
A clock deskew circuit is presented in this paper,including the circuit and layout design for the stability of clock system,and proved to improve the robustness of the coprocessor.
时钟系统的稳定性直接决定了在不同操作环境下时钟偏斜值的大小,并影响芯片的可靠性,因此讨论了时钟偏斜补偿电路的设计与实现技术,为提高时钟系统的稳定性并提高在不同操作条件下的可靠性,从电路设计、版图实现的角度采取了有效措施,有效提高了芯片的可靠性。
2) clock compensation
时钟补偿
1.
To reach the requirement of the industry control bus,we design the precise clock synchronization,the clock compensation and the best master clock algorithm based on FPGA,so that increased the clock synchronization precision.
然而操作系统、网卡时槽的延迟和时钟晶振的偏移等因素的影响导致时钟同步精度只能达到微秒级,为了满足工业控制总线时钟精度的要求,本文提出了基于FPGA的时钟同步、时钟补偿和最佳主时钟的算法,通过搭建测试平台,最后使系统的时钟同步精度达到了纳秒级。
3) clock skew
时钟偏斜
1.
A new clock skew scheduling algorithm is proposed.
提出了一种新的时钟偏斜规划算法,该算法所生成的时序约束可以有效地促进逻辑综合工具的面积优化。
2.
Mechanism about the clock skew of synchronism sequential circuit has been presented, based on analyzing the characteristics of programmable resources and sequential circuit in FPGA.
在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。
3.
Nowaday, active deskew circuits are widely used for clock skew elimination.
在这种情况下，时钟偏斜已经成为制约频率提升的主要因素。
4) clock feedthrough compensated
时钟馈通补偿
5) Real-time Clock temperature compensation
时钟温度补偿
6) clock skew scheduling
时钟偏斜规划
1.
A new clock skew scheduling algorithm is proposed.
提出了一种新的时钟偏斜规划算法,该算法所生成的时序约束可以有效地促进逻辑综合工具的面积优化。
补充资料：偏斜
1.不正;倾斜。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条