1) scan test
扫描测试
1.
This paper presents an on-chip PLL(phase-locked-loop)based at-speed scan test scheme.
提出了一种采用片内PLL实现实速扫描测试的方案。
2.
In designing multi-clock scan test, the cross of signals from one clock domain to another will increase the number of test patterns and cost of testing.
在数字集成电路设计和生产中 ,基于扫描的测试方法是重要的可测性设计 (design for test)技术 在多时钟的扫描测试设计中 ,不同时钟域之间信号的交叉会增加测试矢量的数目 ,从而增加了测试的成本 采用新的可测性设计方法 ,在扫描测试时用多路选通器隔断时钟域之间的交叉信号 ,使得原来处于不同捕获时钟组的时钟被分配到相同的时钟组中 ,在故障覆盖率基本不变的同时 ,减少测试矢量 ,降低测试成本 经实验验证 ,文中新的可测性设计方法可以明显地减少测试矢量数目 ,而且便于在RTL级加
2) scan testing
扫描测试
1.
A two-stage scan architecture is proposed for cost-effective scan testing.
提出了一种两级扫描测试结构:根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应。
3) scan based BIST
扫描自测试
1.
A new scheme for deterministic and mixed mode scan based BIST is presented in this paper.
提出了一种基于扫描自测试的确定与混合模式新方案 ,这种方案依赖于一个新型的模式生成器 ,它主要配备一个可编程的约翰逊计数器 ,称之为折叠计数器 。
4) full-scan test
全扫描测试
6) scan-chain test
扫描链测试
补充资料：扫描电子显微镜(见扫描电子显微术)
扫描电子显微镜(见扫描电子显微术)
scanning eleetron mieroseoPe
扫描电子显微镜scanning eleetron mieroseope见扫描电子显微术。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条